靜態(tài)時(shí)序分析（STA）是一種計(jì)算同步數(shù)字電路預(yù)期時(shí)序的仿真方法，不需要對(duì)整個(gè)電路進(jìn)行仿真。傳統(tǒng)上，高性能集成電路的特點(diǎn)是以其運(yùn)行的時(shí)鐘頻率為標(biāo)準(zhǔn)。衡量一個(gè)電路在指定速度下運(yùn)行的能力，需要在設(shè)計(jì)過(guò)程中測(cè)量它在許多步驟上的延遲。此外，延遲計(jì)算必須被納入設(shè)計(jì)的各個(gè)階段的時(shí)序優(yōu)化器的內(nèi)循環(huán)中，如邏輯綜合、布局（放置和布線(xiàn)），以及在設(shè)計(jì)周期后期進(jìn)行的原位優(yōu)化。雖然這種時(shí)序測(cè)量理論上可以用嚴(yán)格的電路仿真來(lái)進(jìn)行，但這種方法很可能太慢而不實(shí)用。靜態(tài)時(shí)序分析在促進(jìn)快速和合理準(zhǔn)確地測(cè)量電路時(shí)序方面發(fā)揮了重要作用。速度的提高來(lái)自于對(duì)簡(jiǎn)化時(shí)序模型的使用，以及對(duì)電路中邏輯交互作用的大部分忽略。在過(guò)去的幾十年里，這已經(jīng)成為設(shè)計(jì)的主流。最早的靜態(tài)時(shí)序方法的描述之一是基于1966年的程序評(píng)估和審查技術(shù)（PERT）。更現(xiàn)代的版本和算法出現(xiàn)在1980年代早期。

關(guān)鍵路徑被定義為輸入和輸出之間具有最大延遲的路徑。一旦通過(guò)下面列出的技術(shù)之一計(jì)算出電路時(shí)序，就可以通過(guò)回溯方法輕松找到關(guān)鍵路徑。信號(hào)的到達(dá)時(shí)間是指信號(hào)到達(dá)某一點(diǎn)所經(jīng)過(guò)的時(shí)間。參考，或時(shí)間0.0，通常被當(dāng)作時(shí)鐘信號(hào)的到達(dá)時(shí)間。為了計(jì)算到達(dá)時(shí)間，將需要對(duì)路徑中的所有部件進(jìn)行延遲計(jì)算。到達(dá)時(shí)間，實(shí)際上在時(shí)序分析中幾乎所有的時(shí)間，通常被保留為一對(duì)值--信號(hào)可能變化的最早時(shí)間和最新時(shí)間。另一個(gè)有用的概念是所需時(shí)間。這是一個(gè)信號(hào)可以到達(dá)的最晚時(shí)間，而不會(huì)使時(shí)鐘周期超過(guò)預(yù)期。所需時(shí)間的計(jì)算過(guò)程如下：在每個(gè)主輸出端，根據(jù)提供給電路的規(guī)格設(shè)定上升/下降的所需時(shí)間。?與每個(gè)連接相關(guān)的松弛是所需時(shí)間和到達(dá)時(shí)間之間的差。某個(gè)節(jié)點(diǎn)的正松弛s意味著該節(jié)點(diǎn)的到達(dá)時(shí)間可以增加s，而不影響電路的整體延遲。相反，負(fù)的松弛意味著一個(gè)路徑太慢，如果整個(gè)電路要以期望的速度工作，就必須加快路徑的速度（或延遲參考信號(hào)）。角落和STA很多時(shí)候，設(shè)計(jì)者會(huì)想在許多條件下對(duì)他們的設(shè)計(jì)進(jìn)行鑒定。一個(gè)電子電路的行為往往取決于其環(huán)境中的各種因素，如溫度或局部電壓變化。在這種情況下，要么STA需要針對(duì)不止一個(gè)這樣的條件集進(jìn)行，要么STA必須準(zhǔn)備好每個(gè)元件可能的延遲范圍，而不是單一的值。通過(guò)適當(dāng)?shù)募夹g(shù)，條件變化的模式被描述出來(lái)，其極端情況被記錄下來(lái)。每個(gè)極端條件可以被稱(chēng)為角落。

在一個(gè)同步數(shù)字系統(tǒng)中，數(shù)據(jù)應(yīng)該是同步移動(dòng)的，在時(shí)鐘信號(hào)的每一個(gè)刻度上推進(jìn)一個(gè)階段。這是通過(guò)諸如觸發(fā)器或鎖存器等同步元件來(lái)實(shí)現(xiàn)的，這些元件在時(shí)鐘指示下將其輸入復(fù)制到其輸出。在這樣一個(gè)系統(tǒng)中，只有兩種時(shí)間錯(cuò)誤是可能的。最大時(shí)間違反，當(dāng)一個(gè)信號(hào)到達(dá)得太晚，錯(cuò)過(guò)了它應(yīng)該前進(jìn)的時(shí)間。這些通常被稱(chēng)為設(shè)置違規(guī)/檢查，實(shí)際上是最大時(shí)間違規(guī)的一個(gè)子集，涉及到同步路徑上的周期轉(zhuǎn)換。最小時(shí)間違規(guī)，當(dāng)輸入信號(hào)在時(shí)鐘的有效轉(zhuǎn)換后過(guò)早地改變。這些更常見(jiàn)的是保持違規(guī)/檢查，實(shí)際上是同步路徑中最小時(shí)間違規(guī)的一個(gè)子集。由于許多原因，信號(hào)到達(dá)的時(shí)間可能不同。輸入數(shù)據(jù)可能不同，電路可能執(zhí)行不同的操作，溫度和電壓可能改變，每個(gè)部分的確切結(jié)構(gòu)也有制造上的差異。靜態(tài)時(shí)序分析的主要目標(biāo)是驗(yàn)證盡管有這些可能的變化，所有的信號(hào)都不會(huì)過(guò)早或過(guò)晚到達(dá)，因此可以保證電路的正常運(yùn)行。由于STA能夠驗(yàn)證每條路徑，它可以檢測(cè)到其他問(wèn)題，如故障、慢速路徑和時(shí)鐘歪斜。